Verilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程

第1章 初識(shí)Verilog HDL
1.1 什么是Verilog HDL
1.2 主要功能
1.3 設(shè)計(jì)流程
1.4 基本結(jié)構(gòu)
1.4.1 模塊的概念
1.4.2 模塊調(diào)用
1.4.3 測(cè)試模塊
1.5 程序設(shè)計(jì)基礎(chǔ)
1.5.1 程序格式
1.5.2 注釋語(yǔ)句
1.5.3 標(biāo)識(shí)符和關(guān)鍵詞
1.5.4 參數(shù)聲明
1.5.5 預(yù)處理指令
第2章 數(shù)據(jù)類型與表達(dá)式
2.1 數(shù)據(jù)類型
2.1.1 常量
2.1.2 變量
2.2 表達(dá)式
2.2.1 操作數(shù)
2.2.2 操作符
第3章 行為建模方法
3.1 數(shù)據(jù)流行為建模
3.1.1 連續(xù)賦值語(yǔ)句
3.1.2 線網(wǎng)聲明賦值
3.1.3 時(shí)延的概念
3.1.4 線網(wǎng)時(shí)延
3.1.5 用數(shù)據(jù)流建模方式實(shí)現(xiàn)1位全加器
3.2 順序行為建模
3.2.1 過(guò)程結(jié)構(gòu)語(yǔ)句
3.2.2 時(shí)序控制
3.2.3 語(yǔ)句塊
3.2.4 過(guò)程性賦值
3.2.5 if語(yǔ)句
3.2.6 case語(yǔ)句
3.2.7 循環(huán)語(yǔ)句
3.2.8 握手協(xié)議實(shí)例
第4章 結(jié)構(gòu)建模方法
4.1 Verilog HDL內(nèi)置基元
4.1.1 內(nèi)置基本門
4.1.2 上拉、下拉電阻
4.1.3 MOS開(kāi)關(guān)
4.1.4 雙向開(kāi)關(guān)
4.1.5 給基元定義時(shí)延
4.1.6 描述實(shí)例數(shù)組
4.1.7 內(nèi)置基元建模實(shí)例
4.2 用戶定義基元
4.2.1 UDP的定義
4.2.2 組合電路UDP
4.2.3 時(shí)序電路LIDP
4.2.4 Verilog HDL速記符號(hào)
4.2.5 電平觸發(fā)和邊沿觸發(fā)混合的LIDP
4.3 模塊實(shí)例化
4.3.1 端口關(guān)聯(lián)方式
4.3.2 懸空端口
4.3.3 端口匹配
4.3.4 模塊參數(shù)值
4.3.5 建模實(shí)例
4.4 行為描述和結(jié)構(gòu)描述的混合使用
第5章 任務(wù)、函數(shù)及其他
5.1 任務(wù)
5.1.1 任務(wù)定義
5.1.2 任務(wù)調(diào)用
5.2 函數(shù)
5.2.1 函數(shù)定義
5.2.2 函數(shù)調(diào)用
5.3 系統(tǒng)任務(wù)和函數(shù)
5.3.1 顯示任務(wù)
5.3.2 文件輸入／輸出任務(wù)
5.3.3 時(shí)間標(biāo)度任務(wù)
5.3.4 仿真控制任務(wù)
5.3.5 時(shí)序驗(yàn)證任務(wù)
5.3.6 仿真時(shí)間函數(shù)
5.3.7 實(shí)數(shù)變換函數(shù)
5.3.8 隨機(jī)函數(shù)
5.4 其他重要概念
5.4.1 禁止語(yǔ)句
5.4.2 命名事件
5.4.3 層次路徑名
5.4.4 共享任務(wù)和函數(shù)
5.4.5 VCD文件
5.4.6 指定塊
5.4.7 強(qiáng)度
第6章 編寫(xiě)測(cè)試程序
6.1 測(cè)試模塊
6.2 產(chǎn)生輸入信號(hào)
6.2.1 特定值序列
6.2.2 重復(fù)模式
6.3 從文本文件中讀取向量
6.4 向文本文件中寫(xiě)入向量
6.5 測(cè)試程序?qū)嵗?br /> 6.5.1 半加器
6.5.2 5位計(jì)數(shù)器
6.5.3 2選1選擇器
6.5.4 2.4解碼器
6.5.5 D觸發(fā)器
第7章 初級(jí)建模實(shí)例
7.1 觸發(fā)器
7.1.1 上升沿觸發(fā)器
7.1.2 帶異步復(fù)位端的上升沿觸發(fā)器
7.1.3 帶異步置位端的上升沿觸發(fā)器
7.1.4 帶異步復(fù)位端和異步置位端的上升沿觸發(fā)器
7.1.5 帶同步復(fù)位端的上升沿觸發(fā)器
7.1.6 帶同步置位端的上升沿觸發(fā)器
7.1.7 帶異步復(fù)位端和輸出使能端的上升沿觸發(fā)器
7.2 鎖存器
7.2.1 帶使能端的鎖存器
7.2.2 可異步選通數(shù)據(jù)的鎖存器
7.2.3 可選通使能端的鎖存器
7.2.4 帶異步復(fù)位端的鎖存器
7.3 編碼器
7.4 解碼器
7.5 多路數(shù)據(jù)選擇器
7.5.1 用if.else構(gòu)造的4選1選擇器
7.5.2 用case構(gòu)造的4選1選擇器
7.5.3 用case構(gòu)造的12選1選擇器
7.5.4 帶忽略位的多路選擇器
7.6 計(jì)數(shù)器
7.6.1 帶計(jì)數(shù)使能端和異步復(fù)位端的8位計(jì)數(shù)器
7.6.2 可設(shè)定計(jì)數(shù)輸出并帶異步復(fù)位端的8位計(jì)數(shù)器
7.6.3 可設(shè)定計(jì)數(shù)輸出并帶使能端、進(jìn)位端和復(fù)位端的8位計(jì)數(shù)器
7.7 輸入輸出緩沖器
7.7.1 三態(tài)緩沖器
7.7.2 雙向緩沖器
7.8 加法器
7.8.1 半加器
7.8.2 全加器
7.8.3 串行進(jìn)位加法器
7.8.4 超前進(jìn)位加法器
7.9 移位寄存器
7.10 頻率轉(zhuǎn)換器
7.11 模數(shù)轉(zhuǎn)換器
第8章 高級(jí)建模實(shí)例
8.1 狀態(tài)機(jī)建模
8.1.1 乘法器狀態(tài)機(jī)
8.1.2 交互狀態(tài)機(jī)
8.1.3 Moore型有限狀態(tài)機(jī)
8.1.4 Mealy型有限狀態(tài)機(jī)
8.2 序列檢測(cè)器
8.3 FIFO（先入先出電路）
8.3.1 16×16FIFO
8.3.2 4×16FIFO
8.4 uART（通用異步收發(fā)器）
第9章 程序綜合實(shí)例
9.1 可綜合設(shè)計(jì)
9.1.1 綜合的概念
9.1.2 可綜合
9.1.3 可綜合及不可綜合的結(jié)構(gòu)
9.2 綜合實(shí)例
9.2.1 組合邏輯電路
9.2.2 時(shí)序邏輯電路
9.2.3 存儲(chǔ)器
9.2.4 布爾方程
9.2.5 有限狀態(tài)機(jī)
9.2.6 通用移位寄存器
9.2.7 算術(shù)邏輯單元（ALU）
9.2.8 二進(jìn)制計(jì)數(shù)器
9.2.9 加法器
9.2.10 數(shù)值比較器
9.2.11 解碼器
9.2.12 三態(tài)門
9.2.13 序列檢測(cè)器
第10章 系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)
10.1 系統(tǒng)功能分析
10.1.1 計(jì)算機(jī)的基本結(jié)構(gòu)
10.1.2 典型微處理器系統(tǒng)結(jié)構(gòu)及工作原理
10.1.3 普通計(jì)算器的基本結(jié)構(gòu)
10.2 系統(tǒng)設(shè)計(jì)規(guī)劃
10.2.1 系統(tǒng)功能模塊劃分
10.2.2 鍵盤輸入模塊
10.2.3 寄存器組
10.2.4 算術(shù)邏輯單元
10.2.5 顯示部分
10.2.6 系統(tǒng)結(jié)構(gòu)
10.3 程序設(shè)計(jì)與仿真
10.3.1 鍵盤輸入模塊程序與仿真
10.3.2 ALu模塊程序與仿真
10.3.3 顯示部分程序與仿真
10.3.4 頂層模塊程序設(shè)計(jì)
10.4 邏輯綜合