Altera可編程邏輯器件的應用與設計

叢書序
前言
第1章 可編程邏輯器件概述
　1.1 可編程陣列邏輯
　1.2 通用陣列邏輯
　1.3 CPID和FPGA
第2章 MAXⅡ系列CPLD
　2.1 概述
　2.2 MAXⅡ系列CPLD的結構
　　2.2.1 邏輯陣列與邏輯單元
　　2.2.2 MAXⅡ系列CPLD中的連接通路
　　2.2.3 全局時鐘網絡
　　2.2.4 FLASH中的用戶使用區(qū)
　　2.2.5 輸入／輸出單元
第3章 CYCLONEⅡ系列FPGA
　3.1 概述
　3.2 CYCLONEⅡ系列FPGA的結構
　　3.2.1 邏輯單元與邏輯陣列
　　3.2.2 內部連接通路
　　3.2.3 時鐘資源
　　3.2.4 內部存儲器
　　3.2.5 嵌入乘法器
　　3.2.6 輸入／輸出引腳
　3.3 FPGA芯片的配置
　　3.3.1 主動串行模式
　　3.3.2 被動串行模式
　　3.3.3 JTAG模式
第4章 AtratixⅡ系列FPGA
　4.1 概述
　4.2 StratixⅡ系列FPGA的結構
　　4.2.1 自適應邏輯模塊和邏輯陣列
　　4.2.2 內部連接通路
　　4.2.3 時鐘控制
　　4.2.4 片內存儲器
　　4.2.5 數(shù)字信號處理模塊
　　4.2.6 輸入／輸出引腳
　4.3 FPGA芯片的配置
　　4.3.1 快速被動并行模式
　　4.3.2 主動串行模式
　　4.3.3 被動串行模式
　　4.3.4 被動并行異步模式
　　4.3.5 JTAG模式
第5章 使用FPGA的內部資源
　5.1 鎖相環(huán)
　5.2 RAM
　　5.2.1 單口RAM
　　5.2.2 雙口RAM
　　5.2.3 先入先出存儲器
第6章 DMA控制器
　6.1 設計基礎知識
　　6.1.1 DMA控制器的概念
　　6.1.2 WISHBONE總線
　　6.1.3 DMA控制器的功能和結構
　6.2 DMA控制器的具體設計
　　6.2.1 FIFO模型的設計
　　6.2.2 DMA控制器的可綜合代碼設計
　　6.2.3 簡單測試代碼的設計
　6.3 DMA控制器的實現(xiàn)
第7章 多路ADC采集系統(tǒng)
　7.1 PLL單元
　7.2 ADC控制邏輯
　　7.2.1 RAM地址控制邏輯
　　7.2.2 掃描范圍控制
　　7.2.3 ADc采樣時鐘控制
　　7.2.4 ADC采樣過程控制
　　7.2.5 RAM的讀寫控制
　7.3 雙口RAM
　7.4 FIFO控制單元
　　7.4.1 數(shù)據(jù)格式轉換
　　7.4.2 FIFO計數(shù)邏輯
參考文獻